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• 200 1_ |a SystemVerilog硬件设计 |A SystemVerilog ying jian she ji |e RTL设计和验证 |f (印)瓦伊巴夫·塔拉特著 |g 孙健, 魏东译

• 210 __ |a 北京 |c 科学出版社 |d 2024

• 215 __ |a 14, 268页 |c 图 |d 26cm

• 225 2_ |a 数字IC设计工程师丛书 |A Shu Zi Ic She Ji Gong Cheng Shi Cong Shu

• 314 __ |a 瓦伊巴夫·塔拉特, “I Rupee S T”的企业家和导师。1995年在Kolhapur的Shivaji大学获得电子学士学位。1999年毕业于印度理工学院孟买分校, 主修航空航天控制与制导, 获得理工硕士学位。在半定制ASIC和FPGA设计方面拥有超过18年的经验, 主要使用的HDL语言有Verilog、System Verilog和VHDL。曾在儿家跨国公司担任顾问、高级设计工程师和技术经理。

• 330 __ |a 本书共分15章, 内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。

• 461 _0 |1 2001 |a 数字IC设计工程师丛书

• 517 1_ |a RTL设计和验证

• 606 0_ |a 硬件描述语言 |A Ying Jian Miao Shu Yu Yan |x 程序设计

• 610 0_ |a VHDL语言 |A Vhdl Yu Yan

• 690 __ |a TP312.8VH |v 5

• 701 _0 |c (印) |a 塔拉特 |A ta la te |c (Taraate, Vaibbhav) |4 著

• 702 _0 |a 孙健 |A sun jian |4 译

• 702 _0 |a 魏东 |A wei dong |4 译

• 801 _0 |a CN |b HDUL |c 20240626

• 905 __ |a HDUL |d TP312.8VH/452

• 920 __ |a 233030 |z 1