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• 200 1_ |a Verilog HDL数字设计与建模 |A Verilog HDL shu zi she ji yu jian mo |d = Verilog HDL digital design and modeling |f (美) Joseph Cavanagh著 |g 陈亦欧, 李林, 黄乐天译 |z eng

• 210 __ |a 北京 |c 电子工业出版社 |d 2011

• 215 __ |a 15, 579页 |c 图 |d 26cm

• 225 2_ |a 国外电子与通信教材系列 |A guo wai dian zi yu tong xin jiao cai xi lie

• 306 __ |a 由Taylor & Francis Group, LLC授权出版

• 330 __ |a 本书内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线RISC处理器的设计等。

• 410 _0 |1 2001 |a 国外电子与通信教材系列

• 500 10 |a Verilog HDL digital design and modeling |m Chinese

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计 |x 高等学校 |j 教材

• 690 __ |a TP312VH |v 4

• 701 _1 |a 卡瓦纳 |A qia wa na |g (Cavanagh, Joseph) |4 著

• 702 _0 |a 陈亦欧 |A chen yi ou |4 译

• 702 _0 |a 李林 |A li lin |4 译

• 702 _0 |a 黄乐天 |A huang le tian |4 译

• 801 _0 |a CN |b HDUL |c 20120413

• 905 __ |a HDUL |d TP312VH/2121

• 920 __ |a 233030 |z 1