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• 010 __ |a 978-7-121-22193-4 |d CNY95.00

• 100 __ |a 20140303d2014 em y0chiy50 ea

• 101 1_ |a chi |c eng

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• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a Verilog HDL高级数字设计 |A Verilog HDL gao ji shu zi she ji |d = Advanced digital design with the Verilog HDL |f (美) Michael D. Ciletti著 |g 李广军, 林水生, 阎波等译 |z eng

• 210 __ |a 北京 |c 电子工业出版社 |d 2014

• 215 __ |a 14, 649页 |c 图 |d 26cm

• 225 2_ |a 国外电子与通信教材系列 |A guo wai dian zi yu tong xin jiao cai xi lie

• 305 __ |a 据原书第2版译出

• 306 __ |a 由Pearson Education (培生教育出版集团) 授权出版

• 314 __ |a 责任者Ciletti规范汉译姓: 西勒提

• 320 __ |a 有书目

• 330 __ |a 本书依据数字集成电路系统工程开发的要求与特点，利用Verilog HDL对数字系统进行建模、设计与验证，对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了讲解，内容包括：集成电路芯片系统的建模、电路结构权衡、流水线技术、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。

• 410 _0 |1 2001 |a 国外电子与通信教材系列

• 500 10 |a Advanced digital design with the Verilog HDL |m Chinese

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计 |j 教材

• 690 __ |a TP312VH |v 5

• 701 _1 |a 西勒提 |A xi le ti |g (Ciletti, Michael D.) |4 著

• 702 _0 |a 李广军 |A li guang jun |4 译

• 702 _0 |a 林水生 |A lin shui sheng |4 译

• 702 _0 |a 阎波 |A yan bo |4 译

• 801 _0 |a CN |b HDUL |c 20141126

• 905 __ |a HDUL |d TP312VH/165/3

• 920 __ |a 233030 |z 1