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- 010 __ |a 978-7-03-019877-8 |d CNY45.00
- 100 __ |a 20071107d2007 em y0chiy0121 ea
- 200 1_ |a System Verilog硬件设计及建模 |A System Verilog Ying Jian She Ji Ji Jian Mo |f (英)Stuart Sutherland, (英)Simon Davidmann, (英)Peter Flake著 |F ( Ying )Stuart Sutherland, ( Ying )Simon Davidmann, ( Ying )Peter Flake Zhu |g 于敦山[等]译
- 210 __ |a 北京 |c 科学出版社 |d 2007
- 215 __ |a 20,352页 |d 24cm
- 225 2_ |a 工程技术丛书 |A Gong Cheng Ji Shu Cong Shu
- 304 __ |a 译者还有:韩临、何进、李莹、路卫军
- 330 __ |a 本书介绍了System Verilog相比于Verilog新增加的特性,包括新的数据类型、操作符、过程块语句以及适于SoC设计的接口结构。
- 606 0_ |a 硬件描述语言 |A Ying Jian Miao Shu Yu Yan |x 程序设计
- 701 _0 |c (英) |a 萨瑟兰 |A Sa Se Lan |b S. |g (Sutherland, Stuart) |4 著
- 701 _1 |c (英) |a Davidmann |b Simon |4 著
- 701 _1 |c (英) |a Flake |b Peter |4 著
- 702 _0 |a 于敦山 |A Yu Dun Shan |4 译
- 702 _0 |a 韩临 |A Han Lin |4 译
- 702 _0 |a 何进 |A He Jin |4 译
- 801 _0 |a CN |b HDUL |c 20071207
- 905 __ |a HDUL |d TP312VH/418