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• 005 20080313084700.0

• 010 __ |a 978-7-121-05241-5 |d CNY35.00

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• 101 0_ |a eng

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• 106 __ |a r

• 200 1_ |a Verilog数字系统设计 |A Verilog Shu Zi Xi Tong She Ji |e RTL综合、测试平台与验证 |d = Verilog digital system design rdgister transfer level synthesis, testbench, and verification |f (美)Zainalabedin Navabi著 |g 夏宇闻改编 |z eng

• 205 __ |a 2版 |b 英文本

• 210 __ |a 北京 |c 电子工业出版社 |d 2007

• 215 __ |a 316页 |c 图 |d 24cm |e 光盘1片

• 225 2_ |a 国外电子与通信教材系列 |A Guo Wai Dian Zi Yu Tong Xin Jiao Cai Xi Lie

• 305 __ |a 据原书第2版译出

• 307 __ |a 附光盘：ISBN 978-7-89485-461-2

• 330 __ |a 本书主要讲述基于IEEE Std 1364-2001版本的Verilog硬件描述语言，着重讲述了使用Verilog进行数字系统的设计、验证及综合。

• 410 _0 |1 2001 |a 国外电子与通信教材系列

• 510 1_ |a Verilog digital system design rdgister transfer level synthesis, testbench, and verification |z eng

• 517 1_ |a RTL综合、测试平台与验证 |A RTL Zong He、 Ce Shi Ping Tai Yu Yan Zheng

• 606 0_ |a 硬件描述语言 |A Ying Jian Miao Shu Yu Yan |x 程序设计 |x 高等学校 |j 教材

• 690 __ |a TP312VE |v 4

• 701 _1 |c (美) |a 纳瓦毕 |A Na Wa Bi |b N. |g (Navabi, Zainalabedin) |4 著

• 702 _0 |a 夏宇闻 |A Xia Yu Wen |4 改编

• 801 _0 |a CN |b HDUL |c 20080313

• 905 __ |a HDUL |d TP312VE/212

• 920 __ |a 233030 |z 1